#ifndef REG_LPDDR4_PI_MACROS_H_
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+#define LPDDR4__DENALI_PI_9__PI_TDFI_PHYMSTR_RESP_SHIFT 0U
+#define LPDDR4__DENALI_PI_9__PI_TDFI_PHYMSTR_RESP_WIDTH 20U
#define LPDDR4__PI_TDFI_PHYMSTR_RESP__REG DENALI_PI_9
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+#define LPDDR4__DENALI_PI_10__PI_TDFI_PHYUPD_RESP_WIDTH 20U
#define LPDDR4__PI_TDFI_PHYUPD_RESP__REG DENALI_PI_10
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#define LPDDR4__PI_FREQ_MAP__REG DENALI_PI_12
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#define LPDDR4__PI_INIT_WORK_FREQ__REG DENALI_PI_13
#define LPDDR4__PI_INIT_WORK_FREQ__FLD LPDDR4__DENALI_PI_13__PI_INIT_WORK_FREQ
#define LPDDR4__DENALI_PI_13__PI_INIT_DFS_CALVL_ONLY_MASK 0x00000100U
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#define LPDDR4__PI_WRLVL_STROBE_NUM__REG DENALI_PI_33
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+#define LPDDR4__DENALI_PI_71__PI_WDQLVL_ON_SREF_EXIT_WOCLR 0U
+#define LPDDR4__DENALI_PI_71__PI_WDQLVL_ON_SREF_EXIT_WOSET 0U
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+#define LPDDR4__DENALI_PI_72__PI_PARALLEL_WDQLVL_EN_SHIFT 24U
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+#define LPDDR4__DENALI_PI_73_WRITE_MASK 0x0F1F0703U
+#define LPDDR4__DENALI_PI_73__PI_BANK_DIFF_MASK 0x00000003U
+#define LPDDR4__DENALI_PI_73__PI_BANK_DIFF_SHIFT 0U
+#define LPDDR4__DENALI_PI_73__PI_BANK_DIFF_WIDTH 2U
#define LPDDR4__PI_BANK_DIFF__REG DENALI_PI_73
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+#define LPDDR4__DENALI_PI_73__PI_ROW_DIFF_MASK 0x00000700U
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-#define LPDDR4__DENALI_PI_73__PI_RESERVED5_MASK 0x0F000000U
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+#define LPDDR4__DENALI_PI_73__PI_RESERVED5_WIDTH 4U
#define LPDDR4__PI_RESERVED5__REG DENALI_PI_73
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-#define LPDDR4__DENALI_PI_87__PI_BIST_FAIL_DATA_1_WIDTH 32U
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+#define LPDDR4__DENALI_PI_87__PI_BIST_FAIL_DATA_1_WIDTH 32U
#define LPDDR4__PI_BIST_FAIL_DATA_1__REG DENALI_PI_87
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+#define LPDDR4__DENALI_PI_88__PI_BIST_FAIL_DATA_2_SHIFT 0U
+#define LPDDR4__DENALI_PI_88__PI_BIST_FAIL_DATA_2_WIDTH 32U
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#define LPDDR4__PI_BIST_FAIL_DATA_3__REG DENALI_PI_89
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+#define LPDDR4__DENALI_PI_90__PI_BIST_FAIL_ADDR_0_WIDTH 32U
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+#define LPDDR4__DENALI_PI_93__PI_CTRLUPD_REQ_PER_AREF_EN_WOCLR 0U
+#define LPDDR4__DENALI_PI_93__PI_CTRLUPD_REQ_PER_AREF_EN_WOSET 0U
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+#define LPDDR4__DENALI_PI_94__PI_BIST_RESULT_SHIFT 8U
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+#define LPDDR4__DENALI_PI_94__PI_ADDR_SPACE_SHIFT 16U
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+#define LPDDR4__DENALI_PI_94__PI_BIST_DATA_CHECK_SHIFT 24U
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+#define LPDDR4__DENALI_PI_96__PI_BIST_START_ADDRESS_0_SHIFT 0U
+#define LPDDR4__DENALI_PI_96__PI_BIST_START_ADDRESS_0_WIDTH 32U
#define LPDDR4__PI_BIST_START_ADDRESS_0__REG DENALI_PI_96
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+#define LPDDR4__DENALI_PI_97__PI_BIST_START_ADDRESS_1_SHIFT 0U
+#define LPDDR4__DENALI_PI_97__PI_BIST_START_ADDRESS_1_WIDTH 3U
#define LPDDR4__PI_BIST_START_ADDRESS_1__REG DENALI_PI_97
#define LPDDR4__PI_BIST_START_ADDRESS_1__FLD LPDDR4__DENALI_PI_97__PI_BIST_START_ADDRESS_1
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-#define LPDDR4__DENALI_PI_97__PI_MBIST_INIT_PATTERN_SHIFT 8U
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+#define LPDDR4__DENALI_PI_97__PI_MBIST_INIT_PATTERN_SHIFT 8U
+#define LPDDR4__DENALI_PI_97__PI_MBIST_INIT_PATTERN_WIDTH 8U
#define LPDDR4__PI_MBIST_INIT_PATTERN__REG DENALI_PI_97
#define LPDDR4__PI_MBIST_INIT_PATTERN__FLD LPDDR4__DENALI_PI_97__PI_MBIST_INIT_PATTERN
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-#define LPDDR4__DENALI_PI_98__PI_BIST_DATA_MASK_0_SHIFT 0U
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